Naziv predmeta

Projektiranje digitalnih sustava

Detalji
Kod
VSITE245
Skr.
PDS
ECTS
5
Godina
2
Semester
Ljetni semestar
Vrsta
obvezatni smjera
Razina HKO 7
Diplomski studiji
E-Learning
0%
Aktivnosti
DIT zg - Zim 18/19
ECTS
Jedinice
Sati
Svega
P
1
15
2
30
A
0.5
15
1
15
L
0.5
15
1
15
S
0
0
0
0
KA
0
0
0
0
KP
0
2
2
0
PR
0
0
0
0
IP
0
0
0
0
IU
0
1
2
0
SU
3
1
90
90
NastavniciNositelji: Josip Divić, pred.
Asistenti: Ivo Broz, asist. vis. šk.
PreduvjetiNema
Sadržaj

Digitalni sustavi. Programski pristup definiciji sklopovlja. Paralelna obrada i objektni pristup. Osnovna VHDL sintaksa. VHDL modeliranje, strukturno, proceduralno i modeliranje toka. Modeliranje ponašanja. Upotreba memorijskih elemenata i sinkronizacija. Model konačnog automata. Specifikacija automata, razlike odziva Mealy i Moore modela. Paralelne strukture. Složeni sustavi, procedure i komponente. Biblioteke. Pristup od vrha prema dnu i od dna prema vrhu. Struktura kompleksnih programibilnih logičkih sklopova (CPLD). Veze i kašnjenje. Optimalizacija kašnjenja. Struktura programibilnih polja logičkih vrata (FPGA). Osnove simulacijske verifikacije.

Ciljevi učenja

Osposobiti studenta za primjenu naprednih alata za razvoj digitalnih sustava, prepoznavanje zahtjeva i definiranje sustava na osnovu raspoloživih sklopovskih resursa, razumijevanje tehničke dokumentacije FPGA arhitekture, te njene uporabe u vlastitom projektu.

Ishodi učenja

1. Objasniti digitalni sustav i programsku definiciju sklopovlja, VHDL modeliranje, sinkronizaciju, CPLD i FPGA arhitekturu.
2. Primijeniti VHDL sintaksu, te standardne biblioteke VHDL jezika.
3. Opisati osnovne značajke, te specificirati i implementirati konačni automat.
4. Simulacijski verificirati funkcionalnost digitalnog sklopa.
5. Opisati osnovne značajke oblikovanja, propagacije i vremenskog kašnjenja digitalnog signala.
6. Poznavati postupak implementacije FPGA sklopovlja u praktičnom razvojnom okruženju.

Sposobnosti

Kolegij pruža specijalistička znanja iz područja sinteze digitalnih sklopova korištenjem definicijskog jezika VHDL, te obučava polaznika za uporabu alata za analizu i razvoj digitalnih sustava u FPGA razvojnom okuženju.

Preporučena literatura

1. Volnei A. Pedroni: "Circuit Design with VHDL", The MIT Press, 2004.

Dodatna literatura

1. D. L. Perry, VHDL, McGraw Hill, New York, 1998.

predavanja (P)
  1. Uvod. Definicija i opis sustava. Usporedba s analognim sustavnima. Struktura, glavne značajke i apstrakcija digitalnog sustava. Sinkroni i asinkroni sustavi.
  2. Shematski i programski pristup projektiranju. Alati za projektiranje digitalnih sustava. Sinteza i simulacija sklopovlja. Opis osnovnih izvedbi integriranih sklopova. Programabilni logički sklopovi. Nivoi apstrakcije projektiranja digitalnog sustava. Modeliranje sustava. Osnovne značajke FPGA sustava.
  3. Opis VHDL dizajna. Digitalni sustav i njegovo okruženje. Modeliranje digitalnog sklopa. Entitet. Arhitektura. Konfiguracija. Modeliranje entiteta ravnopravnim jednadžbama (modeliranje toka). Referentni model (proceduralno modeliranje). Strukturno modeliranje. Ispitno okruženje (test bench). Modeliranje kašnjenja. Naredbe za provjeru stanja.
  4. Elementi jezika VHDL. Osnovni pojmovi. Biblioteka standardnih komponenata. Komentari. Identifikatori. Rezervirane riječi. Objekti. Konstante. Varijable. Signali. Tipovi podataka (standardni, skalarni, enumeracijski). Operatori i atributi. Operacije nad podacima. Datoteke.
  5. Sekvencijalno ponašanje sustava. Proces. Tijek izvođenja naredbi. Upravljanje izvođenjem procesa (uvjetno izvođenje i grananje, petlje). Modeliranje memorijskog elementa. Signal takta. Sinkronizacija.
  6. Uporaba sekvencijalnog koda za modeliranje kombinacijskih sklopova.
  7. Model konačnog automata. Specifikacija automata, razlike odziva Mealy i Moore modela. Dijagrami toka konačnog automata. VHDL model konačnog automata.
  8. Konačni automat, VHDL primjer. KOLOKVIJ I.
  9. Paralelne strukture. Modeliranje sustava. Paketi i komponente. Funkcije i procedure. Biblioteke.
  10. Struktura kompleksnih programibilnih logičkih sklopova (CPLD).
  11. Veze i kašnjenje. Optimizacija kašnjenja.
  12. Struktura programibilnih polja logičkih vrata (FPGA). Sinteza logičkih sklopova. Ograničenja (Constraints). Pristup od vrha prema dnu i od dna prema vrhu.
  13. Osnove simulacijske verifikacije.
  14. Mapiranje. Placement and routing.
  15. Implementacija FPGA sustava. KOLOKVIJ II.
auditorne vježbe (A)
  1. VHDL opisi entiteta i arhitekture za kombinacijsku logiku koja implementira osnovne Boolean funkcije.
  2. Strukturni VHDL. Implementiranje hijerarhijskog modula sastavljenog od entiteta opisom putem VHDL koda.
  3. Implementiranje hijerarhijskog modula sastavljenog od entiteta putem crtanja sheme.
  4. Sekvencijska logika na primjeru D bistabila. Sinkrono I asinkrono ponašanje.
  5. Ispitno okruženje ("test bench") sinkronog sklopa.
  6. Implementacija brojila i sklopova za programiranje vremenskih intervala. Testiranje i provjere sklopova za vremenske intervale.
  7. Automati stanja. Primjer Moore-ovog konačnog automata.
  8. Automati stanja. Primjer Mealy-evog konačnog automata.
  9. Automati stanja. Testiranja i analiza vremenskog odziva.
  10. Koraci sinteze sa Xilinx ISE WebPACK Design Software ciljano na Spartan 3 familiju FPGA sklopova.
  11. Analiza rezultata sinteze. Tehnološka I RTL shema.
  12. Kreiranje i implementacija jednostavnog FPGA projekta.
  13. Programiranje FPGA čipa i demonstracija na razvojnoj pločici.
  14. Kontroler semafora. Implementacija u razvojnom okruženju.
  15. Pregled i analiza složenog FPGA projekta.
laboratorijske vježbe (L)
  1. Instalacija i upoznavanje sa sučeljem paketa Xilinx ISE WebPACK Design Software.
  2. Uhodavanje simulacijskog paketa ISIM. Kreiranje projekta. Kompajliranje. Podešavanje parametara simulacije. Odabir i praćenje signala simulacije. Testiranje funkcionalnosti jednostavnog kombinacijskog sklopa. Modeliranje entiteta. Funkcionalni model. Skriptne naredbe.
  3. Sinkroni elementi. Model D bistabila. Tablica stanja, simulacija, testiranje funkcionalnosti.
  4. Sinkroni sklop (digitalno brojilo).
  5. Ispitno okruženje (test-bench) sinkronog sklopa.
  6. Vremenski sklop za generiranje programiranih vremenskih intervala.
  7. Automati stanja. Numerički i programski zadatak.
  8. Automati stanja. Simulacija u testnom okruženju.
  9. Automati stanja – RTL model.
  10. Alati za sintezu, raspored blokova i prospajanje u Xilinx ISE WebPACK Design Software paketu. Upoznavanje sa sučeljem.
  11. Kreiranje i sinteza projekta koristeći Xilinx ISE alat za Spartan 3 familiju FPGA sklopova. Generiranje bitstream datoteke.
  12. Kreiranje i implementacija jednostavnog FPGA projekta.
  13. Dodatni alati u Xilinx ISE WebPACK Design Software i spajanje na razvojnu pločicu.
  14. Kontroler semafora. Implementacija u razvojnom okruženju.
  15. Pregled i analiza složenog FPGA projekta.
kolokvij - teorija (KP)
  1. Opcija 1: Pismeni ispit sačinjen od teorijskih pitanja i rješavanja zadatka u trajanju dva školska sata. Opcija 2: Računalno modeliranje sklopa ili ispitnog okruženja sklopa u trajanju aktualnog tjedna, korištenjem VHDL programskog jezika, te izvješće u formi seminarskog rada.
  2. Opcija 1: Pismeni ispit sačinjen od teorijskih pitanja i rješavanja zadatka u trajanju dva školska sata. Opcija 2: Računalno modeliranje digitalnog sustava ili ispitnog okruženja sustava u trajanju aktualnog tjedna, korištenjem VHDL programskog jezika, implementacija projekta u FPGA razvojnom okruženju, te izvješće u formi seminarskog rada.
ispit - teorija (IU)
  1. Ljetni ispitni rokovi: Pismeni ispit sačinjen od teorijskih pitanja i rješavanja zadatka u trajanju dva školska sata.
samostalno učenje (SU)
  1. Testovi i kolokviji, seminari, konzultacije, samostalni rad u laboratoriju, rješavanje numeričkih i programskih problema, te samostalno učenje.